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Forum: FPGA, VHDL & Co. Maximale Frequenz aus Timing-Report


Autor: Achim (Gast)
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Hallo,

wenn im Timingreport folgender Wert steht:

Clock to Setup on destination clock clk
---------------+---------+---------+---------+---------+
               | Src:Rise| Src:Fall| Src:Rise| Src:Fall|
Source Clock   |Dest:Rise|Dest:Rise|Dest:Fall|Dest:Fall|
---------------+---------+---------+---------+---------+
clk            |  123.346|         |         |         |
---------------+---------+---------+---------+---------+
mit welcher maximalen Taktfrequenz kann die Schaltung betrieben werden?

Sind es bei ca 124 ns ca 8 MHz?

Gruß

Achim

Autor: Jörg (Gast)
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nimm 1000/124ns, dann erhälst Du Deine 8MHz, stimmt also schon.
Was mich aber ein wenig wundert: Wie sieht Dein HVDL-Code aus,
der 124ns zur Folge hat?

Gruss und schönes Wochenende

Jörg

Autor: Thomas Hertwig (mac4ever)
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Ich würde mal auf eine recht komplexe Verschaltung tippen oder viele 
Operationen innerhalb eines Taktes ... aber 124 ns ist schon recht 
heftig.

Autor: Gast (Gast)
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Da empfiehlt es sich, eine Kaskade von 3-4- Registern an alle Eingänge 
und Ausgänge zu hängen und ein REG-retiming anzuwerfen.

Autor: Achim (Gast)
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Hallo,

besten Dank für die Antworten,

ja es ist eine recht umfangreiche kombinatorische Schaltung die 
normalerweise über 100 Runden geht, jetzt aber als Schaltnetz realisiert 
ist.

Gruß

Achim

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