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#891724
Moin!
Ich habe ein zustandsautmat von 2 zustaenden(S0,S1) in Vhdl geschrieben.
:
signal reg_bit:std_logic_vector(2 downto 0):="00";
First:process(clk)
begin
if rising_edge(clk) then
zustand<= folge_z;
end if;
end process First;
SECOND:process(x,zustand)
begin
when S0 => if x='1' then
folge_z<=S0;
else
folge_z<=S1;
end if;
when S1 =>reg_bit<= reg_bit(1 downto 0) & data;--Data im register
speichern
ausgabe<=reg_bit
folge_z<=S0;
end case;
end process Second;
:
Mein problem liegt darin, dass ich wenn im zustand S1 für erte mal bin,
kann ich kein data in meinem register speichern,aber das passiert erst
beim dem zweiten mal wenn ich S1 wieder erreiche.Was hab ich falsch vh
in meinem code gemacht?
mfg