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Forum: FPGA, VHDL & Co. Zähler als Programmierbare teiler


Autor: Mike (Gast)
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Hallo
 ich soll ein Zähler als Porgrammierbare teiler  mit vhdl schreiben
 ich bin leider nur anfänger  und möchte ich gern euere hilfe
ich habe so geschrieben  und brauche etwa erklärung von der programm was 
er macht ,  mein problem ist die erläuterung von der programm , der ziel 
und dazu  was in der sinne ein zähler als Programmierbare teiler ist:

LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_ARITH.all;
USE ieee.std_logic_UNSIGNED.all;

entity Teiler2 is
      generic (n: integer:= 16);                    --Teilerverhäeltnis
      port(
           CLK: in std_logic;
           Q: out Std_logic);
end teiler2;

architecture Behaviour of Teiler2 is
Signal S:integer range 0 to n-1;
begin
process (CLK)
begin
  if CLK ='1' and  CLK'event then                   -- Synchron zaehlen
          if S < n-1 then S <= S+1;
          else S <=0 ;                               -- Löschen
          end if;
          if S=0 then Q <='1';
          end if;
          if S= n/2 then Q <= '0';
          end if;

   end if ;                                           --- Counter 
zrücksetzen
end process ;
end Behaviour;
danke
 Mike

Autor: Mike (Gast)
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bitte um  Hilfe
danke

Autor: Rick Dangerus (Gast)
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Mach Dir eine Testbench dazu, die Dein CLK-Signal generiert und schau 
Dir das Ganze einfach mal im Simulator an.

Rick

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