Ein Fehler in Programm!

kann jemand mir helfen
 und Programmm zu korregireren
 ich bin anfänger in VHDl
 ich habe versucht aber leider ,  finde ich den Fehler nicht
 danke!!!!!!!!!

LIBRARY ieee;
USE ieee.std_logic_1164.all;
USE ieee.std_logic_ARITH.all;
USE ieee.std_logic_UNSIGNED.all;

entity teiler is
      generic (n: integer:= 16);          -- Teiler verhähltnis
      port(
           rising : in std_logic;
           Q  : out Std_logic);
end teiler;

architecture Behaviour of teiler is
signal sig_Q : std_logic := '0';
begin
process (rising)
variable Z:integer range 0 to n-1 ;
--variable var_Q ;

begin
  if rising edge ='1' then
          if Z< n-1 then Z := Z+1;
          else Z :=0 ;
          end if;
          if Z=0 then var_Q :='1';
          end if;
          if Z= n/2 then var_Q :='0';
          end if;
   end if ;
Sig_Q<= var_Q ;
end process ;
Q <= sig_Q;
end Behaviour;