Servus, bietet VHDL die Möglichkeit, z.B. Abhängigkeit eines auf einen konstanten Wert gesetzen Pins oder eines Generics, Teile eines Designs nicht zu kompilieren? Gruß Philip
1 | name : IF ... GENERATE |
2 | -- im design wenn boolean expression true
|
3 | END GENERATE; |
4 | |
5 | name : FOR index IN n_start TO n_end GENERATE |
6 | -- diese statements werden fuer jeden index generiert
|
7 | END GENERATE; |
Cheers, Roger
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