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Bedingte Synthese

Philip Gast 11.07.2008 09:53 #923178

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Servus,

bietet VHDL die Möglichkeit, z.B. Abhängigkeit eines auf einen 
konstanten Wert gesetzen Pins oder eines Generics, Teile eines Designs 
nicht zu kompilieren?

Gruß
Philip

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Roger S. (edge) 11.07.2008 10:24 #923203

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name : IF ... GENERATE
  -- im design wenn boolean expression true
END GENERATE;
name : FOR index IN n_start TO n_end GENERATE
  -- diese statements werden fuer jeden index generiert
END GENERATE;