Hi, ich versuch mich seit einer weile damit ein mit synplify pro synthetisiertes projekt mit Modelsim nochmal zu simulieren um zu überprüfen, ob durch die synthese sich nich eine latenz mit eingeschlichen hat. Kann ich mit Modelsim jetzt die netzliste, im EDIF format *.edf, simulieren? würde, wenns geht, die originale testbench von der behavior-simulation wieder verwenden. mfg nephilim
so, wusste zwar eh keiner ne antwort, aber hat sich erstmal auch erledigt. synplify pro erzeugt neben der EDIF-Netzliste auch noch eine .vhm datei, welche die Netzliste in VHDL code ist und diese kann man dann, wenn man ein wenig mit den libraries jongliert, auch simulieren. dadurch schaff ich dann die post-synthese simulation. natürlich unter der annahme, dass die beschreibung im EDIF-file zu 100% der in der vhm-Datei entspricht.
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