type of std_logic_vector definieren

Hi,

man kann bspw. in einem Package einen Subtype definieren:


package my_package is
constant data_width : integer := 8;
subtype data_type is std_logic_vector (data_width-1 downto 0);
end my_package;


Das Package musst Du dann noch im Modul, indem du die Prozedur aufrufst,
einbinden:

library work;
use work.my_package.all;

Gruß,
SuperWilly

Lieber SuperWilly,

vielen Dank.
Was aber wenn data_width generisch definiert ist ?
Sind generische Definitionen in einem package möglich ?

Wenn der Typ nicht in mehreren Entities verwendbar sein soll (z.B. in 
Portdeklarationen), dann reicht es, in deinem ursprünglichen Code "type" 
durch "subtype" zu ersetzen. VHDL-Syntax halt...

Ja, danke.