State-Machine in AHDL/VHDL: mehrere IF-Anweisungen

Hallo,
ich bräuchte für eine State-Machine in AHDL mehrere Verzweigungen per 
if-Anweisung.

IN AHDL sähe das so aus:

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SUBDESIGN my_state_machine

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S[2..0] : INPUT;

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clk     : INPUT;

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P       : OUTPUT;

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VARIABLE

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M1 : MACHINE WITH STATES (Q0,Q1, Q2, Q3);

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BEGIN

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M1.clk = clk;

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CASE M1 IS

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    WHEN Q0 =>

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         P = 1;

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        IF (S==0)

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            THEN M1 = Q1;

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        IF (S==1)

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            THEN M1 = Q3;

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        IF (S==2)

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            THEN M1 = Q2;

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        ELSE M1 = Q0;   % keine Zustandsänderung %

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     WHEN Q1 =>.....

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     WHEN Q2 =>.....

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     WHEN Q3 =>.....

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END CASE;

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END;

Jetzt habe ich rausgefunden, daß AHDL mehrere IF-Anweisungen in einem 
CASE einer State-Machine nicht zulässt. Zulässig ist nur eine einzige 
IF-Anweisung und eine ELSE-Anweisung. ELSIF ist auch nicht zulässig.
Nun überlege ich, ob man eine solche State-Machine vielleicht in VHDL 
programmieren kann. Lässt VHDL mehrere IF-Anweisungen und mehrere 
Verzweigungen in einer State-Machine zu?


Vielen Dank, Philipp