Hallo, es kennt sicher jeder von euch das Problem wenn beim Simulieren des Designs (in meinem Fall mittels Modelsim) ein unknown value auftritt. Dies kommt ja eig. fast immer vor wenn man ein signal gleichzeitig auf '0' und '1' treiben will. Ich habe jetzt das problem das ich das signal NUR an einer stelle treibe mittels output <= std_logic_vector(to_unsigned(cnt,8)); cnt ist ein signal vom typ integer output ist ein std_logic_vector(7 downto 0); wenn ich d so treibe " d <= "00000000"; " ist es definiert auf 0. komisch ist auch das in der Reset Routine "d" sauber auf 0 ist. der fehler tritt nur in der PostLayout Simulation auf. Behaviour und Prelayout simulation funktionieren. Synthese mittels Synplify_Pro und PPR mittels Quartus. eventuell hat jemand einen Clue danke im vorraus.
Und was genau ist die Frage?
Wenn man das Signal mit einem undefinierten Wert belegt, ist es genauso undefiniert. Woher kommt denn dein integer-Wert da?
hat sich bereits erledigt... das problem lag ganz wo anders... trotzdem danke für die mühe
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