Gast
#976203
hallo zusammen, ich habe ein problem und zwar ich wollte eine variable vom typ REAL in INTEGER konvertieren. kann mir jemand sagen wie geht das in VHDL -sprache ? danke im voraus
Gast
#976217
> kann mir jemand sagen wie geht das in VHDL
gar nicht ;)
Gast
#976500
@Kurz und Gut: Bullshit! Klar geht das, siehe z.B.: http://www.vhdl.org/comp.lang.vhdl/FAQ1.html#ambiguous_expressions Er hat ja nicht gesagt, dass er synthetisieren will. Rick
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