Hallo zusammen,
ich habe etwas in Verilog geschrieben und versuche das mit Xilinx auf
mein Board zu übertragen.
Leider bekomme ich diese Fehlermeldung.
Wie kann ich ein Signal der Sensitiv-Liste hinzufügen?
Danke,
Frank
1 | WARNING:Xst:905 - "../verilog/xyz.v" line 32: One or more signals are missing in the sensitivity list of always block. To enable synthesis of FPGA/CPLD hardware, XST will assume that all necessary signals are present in the sensitivity list. Please note that the result of the synthesis may differ from the initial design specification. The missing signals are:
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2 | <yz>
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3 | Module <xyz> is correct for synthesis.
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