Hallo, ich möchte DDR-Ram Controller aus folegenden Referenzdesign von Xlinx benutzen: http://www.xilinx.com/products/devboards/reference_design/VSK_Diagnostics_91.zip Jedoch würde ich gerne die controller.v für meine bedürfnisse anpassen. Nun werden in diesem Referenzdesign jedoch alle Dateien zu so einem edf File zusammengefasst und letztendlich wird nur noch dieses eingebunden. Jetzt würde ich gerne wissen, wie man so ein edf File erstellt, bzw. womit. Im Refernezdesignt ist ein eigener Projektordner (siehe Anhang) dafür drin, aber keine Erklärung wie das funktioniert. Kann mir da eventuell jemand helfen ?
Hallo, mit dem Anhang hat leider nicht geklappt. Kann man aber im Referenzdesign unter VSK_v2_Pcores\ddr_controller_edf finden.
Danke erstmal für die schnelle Antwort. Also die normale Netzliste ist doch die ngc. Aber in der edf stecken, jedoch mehr Informationen drin und braucht daher ja auch nicht mehr die verilog files. Ich bin was die ISE angeht leider wirklich alles andere als ein Experte, ich arbeite eigentlich nur mit der EDK sowie dem SystemGenerator und dem CoreGenerator. Aber Du meinst ich muss einfach die Verilog Files in der ISE öffnen und synthetisieren ?
edf und ngc sind beides netzlistentypen ngc ist was binäres von xilinx edf ist noch selbst vhdl (oder verilog) Ob ISE auch noch edf erstellen kann, musst du mal bei den Optionen der Synthese schauen. Im core generator ist es zumindest auswählbar.
> edf ist noch selbst vhdl (oder verilog)
Das ist nicht richtig. Edif ist ein standardisiertes Format um Daten
zwischen EDA-Tools auszutauschen.
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