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Forum: FPGA, VHDL & Co. Statische Timing Analyse in Xilinx ISE WebPack??


Autor: Bernd (Gast)
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Hallo

Ich habe mir ein EvalBoard gekauft und will mit dem WebPack etwas in die 
Welt der FPGAs kommen.

VHDL-Simulation und Synthese klappt super.
Allerdings würde ich nun gerne eine statische Timing-Analyse meines 
Designs durchführen. Ist sowas im WebPack möglich? Ich finde zwar 
Reports, die sich darauf beziehen (Timing Constraints und so) aber nix 
mit einer Post-Layout-Simulation...

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Allerdings würde ich nun gerne eine statische Timing-Analyse meines
> Designs durchführen. Ist sowas im WebPack möglich?
Die wird erstellt, wenn du einen Run auf dem entsprechenden Zweig in P&R 
machst (Bild).

EDIT:
> VHDL-Simulation und Synthese klappt super.
Das Thema Timing-Constraints ist dir auch ein Begriff?

Autor: Bernd (Gast)
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Oh man....danke :)

Ich hab da immer so meinen Ablauf runtergespult ohne das mal genauer zu 
beachten.

Vielen Dank!

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