Statische Timing Analyse in Xilinx ISE WebPack??

Hallo

Ich habe mir ein EvalBoard gekauft und will mit dem WebPack etwas in die 
Welt der FPGAs kommen.

VHDL-Simulation und Synthese klappt super.
Allerdings würde ich nun gerne eine statische Timing-Analyse meines 
Designs durchführen. Ist sowas im WebPack möglich? Ich finde zwar 
Reports, die sich darauf beziehen (Timing Constraints und so) aber nix 
mit einer Post-Layout-Simulation...