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Was bedeuted dieser Verilog Ausdruck?
Gast
#1108712
Hallo, kann mir jemand mal erklären was es mit dem Hash Zeichen gefolgt von der Zahl eins in VERILOG auf sich hat ? ... always @ (posedge clock) begin counter_out <= #1 counter_out + 1;// increment counter end ... Danke, Tim
Gast
#1108723
Klick mal auf das VERILOG in deinem oder meinem Post und such nach # Gar nicht so schwer. Hmm, ich hab mir gerade mal durchgelesen was ich da geschrieben habe und muss feststellen das ich da was ändern muss. Die Simulation wird nicht durch das Hashzeichen angehalten, sondern die entsprechende Zuweisung wird verzögert ausgeführt. Die Simulation läuft immer noch weiter. Was passiert ist das der Simulator die Zuweisung basierend auf den Verzögerungswert in Zukunft in die Abarbeitungsschleife einreiht. Wenn dann die Simulation weiter läuft und die Verzögerungszeit abgelaufen ist, wird die Zuweisung ausgeführt. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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