Xilinx CPLD CoolRunner II STK + ISE + Projekt

Hallo,

habe mir das CoolRunner II CPLD Starterkit zugelegt und mit der 
Entwicklungsumgebung von Xilings angefangen zu experimentieren.

Mein erstes Vorhaben ist es, ein UND Gatter zu realisieren.

Vorweg, ich habe mit CPLDs und VHDL NULL Erfahrung.

Mein Sourcecode ist folgender:

(siehe Anhang)

Kann das auch simulieren.



Nun wollte ich die Ein- und den Ausgang des Und Gatters an reale 
Portpins des CPLDs hängen.
(mit Floorplan IO - Pre-Synthesis)  das schlägt aber irgendwie fehl.
(siehe Anhang)

Also mein Ziel ist es, dieses Undgatter mit Pins des CPLDs zu versehen 
und das anschließend in den CPLD einzuspielen und am Starterkit zu 
testen.