VHDL-Frage: signal not completed

Ich bekomme eine Fehlermeldung von der Xilinx-Synthese, die mit 
ChipScope zu tun hat: Woher kann es kommen, daß ich bei der  der 
Verdrahtung eines Signales dieses als incomplete gemeldet wird, obwohl 
es angeschossen ist?

Ich soll es weglassen oder vervollständigen (?????)