Hallo, Heute hatte ich das Buch von Asheden in den Händen und habe es hier und da gelesen. Mir ist aufgefallen, dass VHDL auch echte generics hat und nicht nur Konstantenersätzung. Sowas sollte also möglich sein: [/vhdl] entity vec is generic(type item); port(signal s : item); end; architecture vec of vec is type itemvec is array(integer range <>) of item; begin -- mach was sinnvolles damit end; [vhdl] ModelSim XE III was ich zusammen mit ISE geladen habe, weigert sich den Code anzunehmen. Ich würde denken, dass Tools von MentorGraphics State-Of-The-Art sind. Oder liegt es daran, dass die "kostenlosen" Versionen abgespeckt sind und es nicht unterstützen? Oder liegt es daran dass kein Kunde nach dem Feature verlangt? Natürlich ist es von 0 Bedeutung für die Synthese und damit für die Elektroleute, die erst glücklich sind, wenn ihr Werk auf dem FPGA läuft. Aber an sich ist es für den Aufbau grösserer Modelle für Simulation durchaus nützlich. Das angepriesene generics, wo nur Konstanten ersetzt werden ist ja nur ein Präprozessorlauf ala #define ... so nützlich es ist, wird es wohl niemand sehr beeindrücken. Grüsse, Daniel
.. und jetzt habe ich noch die tags vertauscht .. Asche auf mein Haupt :)
Hallo Daniel, VHDL entwickelt sich von einem Standard zum nächsten weiter - das kennt man auch von der Programmiersprache "C", wo ggf. ähnliche Probleme auftauchen. Die Implementierung "neuerer" Features in den einzelnen Tools (C: Compiler) dauert erheblich; siehe z.B. die GCC History. Das führt dazu, daß vielfach die neuen Features erst dann implementiert werden, wenn bereits die nächste Überarbeitung des Standards vor der Tür steht". Bei VHDL kommt noch eins hinzu: Der volle Sprachumfang dient zur Beschreibung des Hardware-Verhaltens, nicht zur Generierung in einem (z.B.) FPGA. Nimm hier als Beispiel das signal assignment mit der Spezifizierung after x ns. Grüßle Bernhard
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