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vector array in der vhdl entity

Ralfi Gast 14.06.2009 00:22 #1297773

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Ich brauche einen (später skalierbaren) Vektor als input in der entity. 
Ich bekomme aber die Definition nicht hin. Auch bei den Signalen geht es 
nicht.

entity matrix4mal6 is
  input_left :  IN vector6;
  input_right : IN vector4;
  output_left : OUT vector4;
end neuron4_matrix46;
architecture n4m46_a of matrix4mal6  is
type matrix is array (0 to 3, 0 to 5) of std_logic_vector(7 downto 0);
type vector6 is array (0 to 5) of std_logic_vector(7 downto 0);
type vector4 is array (0 to 3) of std_logic_vector(7 downto 0);
SIGNAL input_n, input_s : vector6;


So, wie es jetzt ist, klappt es aber perfekt für die internen Signale 
input_n und input_s. So brauche ich es auch in der entity.

Wie macht man das?

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Georg A. Gast 14.06.2009 03:50 #1297834

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Pack die Typen in ein Package und benutze das vor der entity-Definition.

Das hier schluckt ghdl problemlos:

library IEEE;
use IEEE.std_logic_1164.all;
package x_pkg is
        type matrix is array (0 to 3, 0 to 5) of std_logic_vector(7 downto 0);
end x_pkg;
library IEEE;
use IEEE.std_logic_1164.all;
library work;
use work.x_pkg.all;
entity m is
        port (
                clk: in std_logic;
                mm: in matrix
architecture v1 of m is