JF Flipflop Toggel

Vielleicht mit einem Reset? Du könntest auch das Signal initialisieren.

Siehe auch: Beitrag "Re: Xilinx und die Resets"

Duke

Hallo Erdnuss,

die erste Frage die sich stellt, möchtest du das Toggeln für die 
Simulation, Synthese oder beides?

Synthese: Es gibt hier innerhalb des FPGA kein undefiniert, die 
Ausgangsleitung wird entweder 1 oder 0 sein, dementsprechend wird das 
toggeln auch funktionieren. Einen definierten Anfangszustand hast Du 
dann damit nicht erreicht ( mal abgesehen dass Alterea,Lattice+Xilinx 
Synthese+P&R Tools FFs mit 0 preseten beim Initvorgang, so kein 
abweichender Initwert (siehe simulation) eingetragen ist...)

Simulation:
Du kannst einem Signal einen Initwert mit auf dem Weg geben, in VHDL 
z.B.
SIGNAL Q : STD_LOGIC := '0';

Eine weitere Möglichkeit ist deine Beschreibung um einen klassischen 
Reset zu erweitern und diesen auch zu bedienen...