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Forum: FPGA, VHDL & Co. JF Flipflop Toggel


Autor: erdnuss (Gast)
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Hallo
ich will ein JK flipflop toggeln, allerdings hab ich das problem das der 
ausgang zu begin undefiniert ist, un beim toggeln geht es von 
undefiniert nach undefiniert.
Wie und wo definire ich meine Ausgang?
Danke mal im vorab.

Autor: Duke Scarring (Gast)
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Vielleicht mit einem Reset? Du könntest auch das Signal initialisieren.

Siehe auch: Beitrag "Re: Xilinx und die Resets"

Duke

Autor: Andreas (Gast)
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Hallo Erdnuss,

die erste Frage die sich stellt, möchtest du das Toggeln für die 
Simulation, Synthese oder beides?

Synthese: Es gibt hier innerhalb des FPGA kein undefiniert, die 
Ausgangsleitung wird entweder 1 oder 0 sein, dementsprechend wird das 
toggeln auch funktionieren. Einen definierten Anfangszustand hast Du 
dann damit nicht erreicht ( mal abgesehen dass Alterea,Lattice+Xilinx 
Synthese+P&R Tools FFs mit 0 preseten beim Initvorgang, so kein 
abweichender Initwert (siehe simulation) eingetragen ist...)

Simulation:
Du kannst einem Signal einen Initwert mit auf dem Weg geben, in VHDL 
z.B.
SIGNAL Q : STD_LOGIC := '0';

Eine weitere Möglichkeit ist deine Beschreibung um einen klassischen 
Reset zu erweitern und diesen auch zu bedienen...

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