Hallo zusammen,
Ich habe folgenden Code zurecht gebastelt, um abwechselnd in zwei
FiFo_Speicher zu schreiben. Nun sagt mir die ISE 10.1, dass die wait
Anweisung innerhalb des Prozesses nicht synthetisierbar ist.
Im Buch VHDL-Synthese hies es nur "die Synthese von Prozessen mit dem
while konstrukt" sei "noch nicht einheitlich implementiert".
Hat jemand nen Denk Anstoß für mich wie ich die while Schleife umgehen
kann? Hab da grad irgendwie ne Denk-Blockade ... denk glaub ich ohnehin
noch zu nahe an einer Hochsprache orientiert.
Meine vhdl source dazu:
1 | CWRSLCT_proc : process
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2 | begin
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3 | wait until (rising_edge(WR_Clk));
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4 | if ((FFlag_A0 = '0') and (RDC_active_A0 = '0')) then
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5 | while (FFlag_A0 = '0') loop
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6 | WRC_active_A0 <= '1';
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7 | WRC_active_A1 <= '0';
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8 | FIFOWR_ERR <= '0';
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9 | DIN_A0 <= DIN;
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10 | DIN_A1 <= (others => '0');
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11 | WR_EN_A0 <= WR_EN;
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12 | WR_EN_A1 <= '0';
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13 | wait until (rising_edge(WR_Clk)); -- not accepted!?
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14 | end loop;
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15 | WRC_active_A0 <= '0';
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16 | WRC_active_A1 <= '0';
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17 | elsif ((FFlag_A1 = '0') and (RDC_active_A1 = '0')) then
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18 | while (FFlag_A1 = '0') loop
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19 | WRC_active_A0 <= '0';
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20 | WRC_active_A1 <= '1';
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21 | FIFOWR_ERR <= '0';
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22 | DIN_A0 <= (others => '0');
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23 | DIN_A1 <= DIN;
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24 | WR_EN_A0 <= '0';
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25 | WR_EN_A1 <= WR_EN;
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26 | wait until (rising_edge(WR_Clk));
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27 | end loop;
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28 | WRC_active_A0 <= '0';
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29 | WRC_active_A1 <= '0';
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30 | else
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31 | WRC_active_A0 <= '0';
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32 | WRC_active_A1 <= '0';
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33 | FIFOWR_ERR <= '1';
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34 | DIN_A0 <= (others => '0');
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35 | DIN_A1 <= (others => '0');
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36 | WR_EN_A0 <= '0';
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37 | WR_EN_A1 <= '0';
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38 | end if;
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39 | end process CWRSLCT_proc;
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Gruß und Dank,
Stefan
