Fallende/Steigende Flanke erkennen mit doppelter Abtastfrequenz

> ftp://ftp.fh-konstanz.de/pub/ti/....
Insgesamt eine schöne und lesbare Aufstellung von Regeln.

Aber die Regel 3 ist zumindest für Xilinx FPGAs suboptimal:

1

Regel 3:   Flipflops müssen mit externem Reset (rück-) setzbar sein 

2

Alle Flipflops sollten von (möglichst) einem externen Resetsignal setzbar 

3

oder rücksetzbar sein.  

4

Im Betrieb kann dann durch eine "Power-on-Reset" - Schaltung ein kurzer 

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Resetimpuls erzeugt werden und das System befindet sich dann in einem 

6

definierten Anfangszustand.

Das wurde schon im Beitrag "Xilinx und die Resets" 
diskutiert.

> Ist meine Case Anweisung nicht richtig beschrieben oder warum wird in
> meinem Design kein Schieberegister beschrieben?
Da ist doch ein Schieberegister drin (Screenshot: blau). Das geht dann 
auf die Select-Eingänge des MUX.

> ~200MHz. ...  500MHz ... ~400MHz.
Ich verwende einen Spartan3-400 Speedgrade -4.
Das Originaldesign hat bei mir 260MHz.
Dein gepostetes Design hat 367 MHz.
Mit den aktivem synchronen Zurücksetzen (sync_l <= '0') dann noch 238 
MHz.

Die Geschwindigkeitsverluste kommen offenbar dadurch, dass in der 
Originalbeschreibung und in deiner "langsamn" Beschreibung FFs verwendet 
werden, die eine Kombinatorik vor dem synchronen Reset-Eingang haben.

Ich habe mal die Originalfassung analysiert und auf diese Variante 
umgeschrieben:

1

  fast_sync1 : process(clk)

2

    variable resync : std_logic_vector(1 to 3);

3

  begin

4

    if rising_edge(clk) then

5

      -- detect rising and falling edges.

6

      rise <= not resync(2) and resync(3);

7

      fall <= not resync(3) and resync(2);

8

      -- update history shifter.

9

      resync := not async_sig & resync(1 to 2);

10

    end if;

11

  end process;

Hier ist keinerlei Kombinatorik mehr nötig (Screenshot im nächste Post), 
und das Ding ist mit 376 MHz am schnellsten ;-)

Die schnellste Variante...

Dass du auf die Zahlen der Synthese nicht allzuviel geben solltest, 
erkennst du, wenn du den synchronen Reset aus deinem Design 
herausnimmst. Es wird eigentlich der selbe RTL-Plan erzeugt, nur der 
Reset-Pin der FFs ist nicht angeschlossen (Screenshot).
Deine "schnelle" Variante hat dann aber nur noch 294 Mhz  (statt 367) 
:-o

Hi,

sorry für diese Anfängerfrage, aber ich versuche mich gerade ( leider
nur am WE ) in die Materie einzuarbeiten.

Was genau sagen diese MHZ Zahlen aus?
1. Die Schaltung läuft auf einem idealem CLPD/FPGA in dieser 
Geschwindigkeit??
2. Die Schaltung läuft auf einem neuen aktuellem CLPD in dieser
Geschwindigkeit wenn die Taktrate stimmt ??
3. Ganz was anderes ;-)

bis dann,

MaxMeise

Naja, die MHz nach der Synthese sind ziemlich obskur. Wichtig ist, was 
nach dem Fitting bzw. Place&Route rauskommt. Da richtet der sich aber 
nach deinen Vorgaben im UCF File, der Optimizer rechnet nur so lange wie 
nötig, wenn die Vorgabe erreicht ist, hört der auf.

> Was genau sagen diese MHZ Zahlen aus?
Es läuft ohne weitere Optimierungen auf dem angegebenen Spartan 3 
Speedgrade -4 mit dieser Geschwindigkeit. Mit entsprechenden 
Optimierungseinstllungen könnte das noch ein wenig schneller werden...