Was will mir ISE 11.1 damit sagen ? Was ist denn ein CLK template ? Wie kann ich die Warnung beseitigen bzw. umgehen ? WARNING:Route:455 - CLK Net:LFSR19_Mux_In may have excessive skew because 4 CLK pins and 0 NON_CLK pins failed to route using a CLK template.
Naja, in einem FPGA gibts spezielle interne Leitungen für die Takt-Eingänge der FlipFlops. Der Router hat es nicht geschafft, diese für dein Design an 4 CLK-Eingängen der FlipFlops zu benutzen. Das kann viele Ursachen haben, z.B. wenn du einen Lokalen CLK-Eingang benutzt hast und die FlipFlops nicht in dieser Region liegen. Da hilft es manchmal, einen DCM direkt an den Takteingang zu hängen und dessen Ausgang dann als CLK Versorgung für die interne Logik zu benutzen....wenn das Timing am Ende geschafft wird, ist die Warnung ja ignorierbar.
Komisch, komisch. Und das kann passieren auch wenn nur 2% der Slices benutzt werden ?
Das kann auch passieren, wenn du z.B. den Ausgang einer LUT oder eines FF's an den Clock-Eingang eines FF's anschließt - da der Ausgang keine solche spezielle Leitung für Taktsignale (die besonders schnell sein sollen, auch "dedicated clock routing" genannt) ist, meckert der Router halt rum, weil er bestrebt ist, die Clock-Signale auf die schnellen Takt-Leitung zu legen. In diesem Fall würde das FF "viel später" schalten als das vorgelagerte FF/LUT. Ob das schlimm ist, musst du als Ersteller dieses Designs am besten wissen :) Falls dann das FF so spät schalten würde, dass das danach geschaltete FF das neue Ausgabe-Signal bei der nächsten Takt-Flanke nicht erwischen würde, würdest du einen Timing Error bekommen, und in diesem Fall würde dir die Warnung einen Hinweis geben, warum das so ist. Wenn nicht, ist es halt nur eine Warnung, dass du evtl. noch was optimieren kannst, aber es trotzdem geht (gehen kann).
Hans-werner M. schrieb: > Komisch, komisch. > Und das kann passieren auch wenn nur 2% der Slices benutzt werden ? Das kann auch bei nur einem FlipFlip passieren. Ohne dein Design kann dir aber niemand sagen, wieso.
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