Multiplexer - Problem

der Fall Sel = '1' ist mit ... else data2_i;  erledigt

wie muß ich   ....data2 <= data2_i;   ändern?

Hallo Date,

probier es mal so:

data1    : in std_ulogic_vector (7 downto 0); -- Eingang für die 
Richtung A
data2    : out std_ulogic_vector (7 downto 0); -- Ausgang für die
data3    : inout std_logic_vector (7 downto 0) -- Daten fließen in beide
richtungen

signal data2_i : std_ulogic_vector(7 downto 0) := "00000000";

data3 <= ToStdLogicVector(data1) when sel = '0' else ToStdLogicVector 
(data2_i);
data2 <= ToStdULogicVector (data2_i);

Und wenn du auf den Bus nicht schreiben möchtest dann setz einfach den 
Bus auf high Impedance data3 <= "ZZZZZZZZ";

Gruss
Stanko

hallo stanko,

hier mal mein code, bei der Compilierung tritt eine Fehlermeldung auf:


------------------------------------------------------------------------ 
--
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity one_to_two_mux_inout_input is

   port(
         sel      : in std_logic_vector (7 downto 0);
         data1    : in std_ulogic_vector (7 downto 0);
         data2    : out std_ulogic_vector (7 downto 0);
         data3    : inout std_logic_vector (7 downto 0)
        );

end one_to_two_mux_inout_input;

architecture Behavioral of one_to_two_mux_inout_input is

signal data2_i : std_ulogic_vector(7 downto 0) := "00000000";

begin

data3 <= to_stdlogicvector(data1) when sel = "11100000" else 
to_stdlogicvector(data2_i);
data2 <= to_stdlogicvector(data2_i);

end Behavioral;
-----------------------------------------------------------------
wo liegt mein fehler? ich habe mit std_ulogic_vector noch nicht 
gearbeitet

gruß dete

also der felher lautet:

.......     \test\one_to_two_mux_inout_input.vhd(27): No feasible 
entries for subprogram "to_stdlogicvector".


warum nutzt du überhaupt
std_ulogic_vector und nich gleich std_logic_vector?

--> weil Stanko T. das las beispiel gepostet hat ! und ich seinen 
Versuch getestet habe !

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;


entity one_to_two_mux_inout_input is

   port(
         sel      : in std_logic;
         data1    : in std_ulogic_vector (7 downto 0);
         data2    : out std_ulogic_vector (7 downto 0);
         data3    : inout std_ulogic_vector (7 downto 0)
        );

end one_to_two_mux_inout_input;

architecture Behavioral of one_to_two_mux_inout_input is

begin
    process(sel)
       begin
    if (sel = '1') then
      data3 <= data1;
   else
      data2 <= data3;
   end if;
 end process;
end Behavioral;

Passend zu deinem ersten Ansatz:

1

data3 <= data1 when sel = '0' else (others=>'Z');

2

data2 <= data3 when sel = '1' else (others=>'X');

Bei data2 wird ein Latch verhindert und in der Simulation sollte es 
auffallen wenn der Pfad im deselektierten Zustand gelesen wird.

Cheers, Roger

Hab deinen code kopiert, er funktiert, auch in der Simulation.
Genauso wie ich das wollte, Und ich hab noch was dazu gelernt.

Super, Vielen Dank  Nephilim

Gruß Dete