VHDL Verilog vergleich

ja diese möglichkeit habe ich. wo bekomme ich den her? kannst du mir 
einen link posten?

danke schon mal!

www.google.de Xilinx ISE Webpack

servus,

>ich arbeite zur Zeit eine Doku über verschiedene Programmiersprachen und
>Beschreibungssprachen aus. Da ich mich mit Verilog und VHDL leider gar
>nicht auskenne würde ich mich freuen wenn von euch jemand ein simples
>Programm einmal in Verilog und einmal in VHDL posten kann, welches
>jeweils die gleiche funktion hat.

hmm, das sind nicht gerade die besten voraussetzungen. vergleichen kann 
man nur wenn man ahnung davon hat und weiss nach welchen kriterien man 
vergleichen will.

wenn man sich wenigstens ueber die kriterien im klaren waere so koennte 
man die unterschiede demonstrieren. alle anderen (ich hab da mal ein 
beispiel) varianten taugen nichts da meist versucht wird ein konzept in 
der anderen welt nachzuspielen (und das sieht zumeist nicht gut aus).

als konzepte+kriterien fallen mir da so ein,

- kapselung, strukturierung, flexibilitaet
- datentypen, erweiterbarkeit,
- tool support
- standards, kompatibilitaet der standards, versionen
- einsatzgebiete
- ...

Kurz mal google angeworfen und folgendes gefunden:

http://www.weblearn.hs-bremen.de/risse/RST/WS07/VHDLvsVerilog/slides.pdf

Da steht schonmal eine Menge drin.
Sicherlich gibt es noch viel mehr zu finden.
Und nicht vergessen die Literaturquellen immer zu nennen.

Der Besucher

Die Quelle sollte für eine Ausarbeitung reichen:

http://www.99-bottles-of-beer.net/

Duke