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Forum: FPGA, VHDL & Co. Timing Errors


Autor: karl (Gast)
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Hallo,
mal ne blöde Frage... Xillinx zeigt mir Timing Errors an, wie finde ich 
jetzt heraus, wo diese liegen? In der Simulation mit ISim sieht alles ok 
aus...

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Xillinx zeigt mir Timing Errors an
Soso :-/
Welche denn? In welchem Prozess?
Hast du Constraints gesetzt?
Das Timing wird am besten/einfachsten mit der statischen Timinganalyse 
bewertet und untersucht.

Autor: karl (Gast)
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Danke für die schnell Antwort. Du schreibst "in welchen Prozess" damit 
wäre mir schon viel geholfen, wenn ich wüsste, wo ich das finde. 
Momentan seh ich es nur nach dem "Place and Route" in der Tabelle in der 
Spalte "Timing Error".

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Momentan seh ich es nur nach dem "Place and Route" in der Tabelle in der
> Spalte "Timing Error".
Dort steht idR. auch, welches Signal welches Timing nicht erfüllt.

> In der Simulation mit ISim sieht alles ok aus...
In der Verhaltenssimulation?
Falls ja: dort sind keine FPGA-spezifischen Zeiten im Spiel.

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