Hallo, folgende Frage zum erstellen von VHDL Projekten bei Xilinx oder Altera. Ist es möglich in sein Projekt die generierten Binärfiles (.bit,.bin,.rbt,.sof,.pof) mit einzubinden? Ich denke mir es geht nur mit Netzlisten und nicht mit den Binärfiles. Hat jemand Erfahrung? Vielen Dank Stefan
> Ist es möglich in sein Projekt die generierten Binärfiles > (.bit,.bin,.rbt,.sof,.pof) mit einzubinden? Was meinst du mit "einbinden"? Ein Bitfile ist das Ergebnis eines Projekts (aus vhdl-, ucf-... Dateien). Das Bitfile muß dann bestenfalls wieder in den Prozess zum Erzeugen eines Prom-files eingebunden werden.
Mit einbinden meine ich das erstellen 2 unabhängiger Bitfiles. Diese sollen aber gleichzeitig im FPGA implementiert werden und auch lauffähig sein. Ich habe das leider noch nicht ausprobiert. Vielleicht kann man aus 2 Bitfiles ein neues erstellen?
> Mit einbinden meine ich das erstellen 2 unabhängiger Bitfiles. Diese > sollen aber gleichzeitig im FPGA implementiert werden und auch lauffähig > sein. Das geht nicht. Denn in diesem Bitfile ist ja nicht "nur" dein Design, sondern die gesamte Konfiguration des FPGAs.
Alles klar.... vielen Dank für deine Bestätigung
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