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Forum: FPGA, VHDL & Co. Synthese nach "Cleanup Project Files"


Autor: Philipp H. (swissrookie)
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Hilfe, mein ISE 10.1 verarscht mich...

Ich habe bei einem bestehenden Projekt (ein Schematic als Top Modul, 5 
vhdl Files als Untermodule) ein cleanup durchgeführt. Wenn ich jetzt die 
Synthese durchführe, sehe ich in der Konsole dass er mir statt dem Top 
Modul das erste Untermodul einliest und synthetisiert?!?

Ich hab in ISE keine Einstellung gefunden wo ich das anpassen kann. 
Kennt jemand dieses Problem und eine passende Lösung?


Philipp

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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Im Projekt-Tree ein Rechtsklick auf die Top-Entity und "Set as 
Top-Module" anwählen...

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