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Forum: FPGA, VHDL & Co. Fehler bei testbench


Autor: Hans Schulz (flipflop)
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Mein Compiler meckert bei der Testbench.
Er kann die Signale nicht erkennen:

# ** Error: C:/VHDL/outmux_tb.vhd(33): near "in": expecting "STRING" or 
"IDENTIFIER"

Wobei ich die Signale wie folgt beschrieben habe:

      SIGNAL clk_1ms: in STD_LOGIC;
      SIGNAL clken_1s: in STD_LOGIC;
      SIGNAL reset: in STD_LOGIC;
      .....

Ich arbeite mit ModelSim, bin noch blutiger Anfänger.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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Nur Ports haben eine Richtung in, out, inout und buffer
Signale werden (z.B. mit Initialisierungswert) so definiert:
      SIGNAL clk_1ms: STD_LOGIC := '0';
      SIGNAL clken_1s: STD_LOGIC := '0';
      SIGNAL reset: STD_LOGIC := '0';

Autor: Hans Schulz (flipflop)
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vielen dank

Autor: Hans Schulz (flipflop)
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ist mir peinlioch^^

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