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SDRAM Interface DE1 Board
Gast
#1552900
Hallo zusammen, ich möchte den SDRAM auf meinem DE1 Board via Verilog ansprechen, die anhängenden Daten möchte ich als Referenz verwenden.Jedoch bekomme ich beim Compilieren direkt die ersten Fehler aus welchen ich nicht schlau werde. Error (10228): Verilog HDL error at command.v(20): module "command" cannot be declared more than once. Hat jemand mit dem SDRAM bereits Erfahrungen und kann mir Helfen? Danke
Gast
#1554016
Ich bin zar in verilog nicht so firm, aber Deine Fehlermeldung
weißt auf die mehrfache Definition des Modules command hin. Das darf aber nur einmal definiert werden. Schau mal nach, welche von beiden Definitionen die richtige ist und kommentiere die andere aus. Duke P.S.: Früher (tm) hab ich mit dem Wörterbuch am Rechner gesessen und mir jede Meldung übersetzt... Sebastian du hast garantiert "add all" selektiert, das schon schlecht. Entweder einzelne module oder die "compile_all.v" nemhen, beides geht nciht. An sonsten brauchst du noch die mt48lc8m16a2.v (die nicht dabei ist) und die simulation\sdr_sdram_tb.v. Am ende wirst du eh nicht benutzen können da dies ein SDR SDRAM controller ist der für Apex optimiert war (also wird Quaertus 4 oder 5 sein? sowas in der art). Es gibt so viel ich mich erinnern kann bessere/andere SDRAM controller beispiele im web.
Gast
#1554247
Hallo und Danke für die Antworten, @Duke Scarring Die Bedeutung war mit klar, jedoch nicht die Ursache. @Thomas Das wars, danke. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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