seh meinen Syntaxfehler nicht?

Hallo,
ich habe folgenden VHDL Codeschnipsel

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.numeric_std.all;

entity mux is
 generic (
  width : integer := 8
 );
 port (
  clk   : in  std_logic;
  addr  : in  std_logic_vector(2 downto 0);
  in_a  : in  std_logic_vector(width-1 downto 0);
  in_b  : in  std_logic_vector(width-1 downto 0);
  out_x : out std_logic_vector(width-1 downto 0)
 );
end mux;

architecture Behavioral of mux is

begin
 process (clk)
 begin
  if (clk'event and clk = '1') then
   out_x <= in_a when (addr = "000") else
            in_b;
  end if;
 end process;
end Behavioral;

in der Zeile "out_x <= in_a when (addr = "000") else" wird mir folgender 
Fehler ausgegebn:
Line 51. parse error, unexpected WHEN, expecting SEMICOLON
ich weiß aber nicht, wo ich da noch ein Semikolon hinsetzen soll. Die 
Syntax ist auch schon aus dem Template entnommen....

Danke für Hilfe

Gruß,
matzunami