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Forum: FPGA, VHDL & Co. Cast von Signed auf std_ulogic_vector


Autor: Robert S. (razer) Benutzerseite
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Hallo an alle,

Ein normaler cast von signed nach std_ulogic_vector funktioniert.
Ich möchte jedoch noch eine Range-Angabe erzwingen:

signal cnt : signed(3 downto 0)
signal cnt_out : std_ulogic_vector(2 downto 0);

cnt_out <= std_ulogic_vector(cnt'left downto 1);

Wie kann ich solch ein Statement erfolgreich synthetisieren?

Danke im Voraus
Gruß Robert

Autor: Robert S. (razer) Benutzerseite
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Fehler selbst gefunden.
Lösung: cnt_out <= std_ulogic_vector(cnt(cnt'left downto 1));

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