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Forum: FPGA, VHDL & Co. VHDL Simulation und SVN


Autor: Heinrich H. (Firma: Ich.AG) (hhanff)
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Hallo!

Ich habe eine Frage die eher SVN betrifft.

Annahme:
- Im ersten Schritt commite ich Code in ein bestehendes SVN Repository
- Als nächstes ändere ich den Code auf meinem Rechner um mein VHDL 
Modell zu verbessern
- Nun stelle ich fest, dass ich eine Info brauche die mir die Simulation 
der zuletzt von mir committeten Revision liefert

Was ich jetzt mache ist, zuerst meinen veränderten Code einchecken um 
die Änderungen nicht zu verlieren, dann ein svn update -r 
LAST_REV_BEFORE_HEAD, nun die Simulation ausführen um an die Info zu 
gelangen und dann das ganze abschließend auf die HEAD Revision updaten.

Gibt es eine Möglichkeit mit der ich mir das einchecken des u.U. nicht 
funktionsfähigen Quellcode sparen kann? Ein Checkout des Codes in ein 
anderes Verzeichnis finde ich genauso umständlich wie wie ein 
umkopieren/umbenennen der geänderten Dateien...

Irgendwelche Vorschläge???

Gruß,

    hh

Autor: Volker Zabe (vza)
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Nein, eine dritte Möglichkeit giebt es meines Wissens, nicht.
Aber was ist daran umständlich ?
1. Verzeichniss erstellen
2. Auschecken
3. Simulieren
4. Ganze Verzeichniss löschen (del mit shift-taste, geht schneller)

Autor: Duke Scarring (Gast)
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Ich würde das auch so machen wie Volker. In einem temporären Verzeichnis 
auschecken und durchsimulieren.

Duke

Autor: Heinrich H. (Firma: Ich.AG) (hhanff)
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OK. Danke jungs und schönes Wochenende.

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