Hallo,
zur Zeit hab ich ein Problem mit der Übergabe eines eigenen Typen an
eine Prozedur welche in einem Paket abgelegt ist.
Wenn ich auf die Übergabe von "PROC_TEST => TEST" beim Prozeduraufruf
verzichte läuft alles. Sobald ich den Code wie unten beschrieben
kompiliere kommt (Beim Kompilieren der Architektur) folgender Fehler: No
feasible entries for subprogram "and_proc1". Bekannt gemacht ist
"MY_TYPE" ja im Paket und der Übergabetyp ist ja auch der selbe, wo
liegt also das Problem?
1 | -- Paket
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3 | LIBRARY ieee;
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4 | USE ieee.std_logic_1164.ALL;
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5 | use IEEE.NUMERIC_STD.ALL;
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7 | package TEST_PAKET is
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8 |
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9 | type MY_TYPE is (A, B, C);
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10 |
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11 | procedure AND_PROC1(signal IN1 : in std_logic;
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12 | signal IN2 : in std_logic;
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13 | signal PROC_TEST : in MY_TYPE;
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14 | signal OUT1 : out std_logic);
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15 |
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16 | end TEST_PAKET;
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17 |
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18 | package body TEST_PAKET is
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19 |
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20 | procedure AND_PROC1(signal IN1 : in std_logic;
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21 | signal IN2 : in std_logic;
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22 | signal PROC_TEST : in MY_TYPE;
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23 | signal OUT1 : out std_logic)is
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24 | begin
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25 | if (IN1 = '1' and IN2 = '1') then
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26 | OUT1<='1';
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27 | else
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28 | OUT1<='0';
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29 | end if;
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30 | end procedure;
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31 |
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32 | end TEST_PAKET;
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33 |
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35 |
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36 | -- Modul
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38 | library IEEE;
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39 | use IEEE.STD_LOGIC_1164.ALL;
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40 | use IEEE.STD_LOGIC_ARITH.ALL;
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41 | use IEEE.STD_LOGIC_UNSIGNED.ALL;
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42 | library ssy;
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43 | use ssy.TEST_PAKET.all;
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45 |
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46 | entity AND_ent is
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47 |
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48 | port ( CLK : in std_logic;
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49 | and_in1 :in std_logic;
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50 | and_in2 : in std_logic;
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51 | and_out : out std_logic);
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52 | end AND_ent;
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53 |
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54 | architecture AND_arch of AND_ent is
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55 |
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56 | type MY_TYPE is (A, B, C);
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57 | signal TEST : MY_TYPE;
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58 |
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59 | begin
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60 |
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61 | AND_PROC1(IN1 => and_in1,
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62 | IN2 => and_in2,
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63 | PROC_TEST => TEST,
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64 | OUT1 => and_out);
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65 |
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66 | end AND_arch;
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