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Wann ist ein FIFO sinnvoll?
Gast
#1972374
Genauer gefragt: Ich will von einem Spartan-II über einen LVDS-Bus kommende serielle und parallele Signale in einem Virtex-II Pro verwenden. Soll ich diese über einen FIFO eintakten, dessen wr_clk die Feedback-Clock vom Spartan-II und die rd_clk die interne CLK vom Virtex-II Pro ist, oder reicht das Eintakten über 2 Flip-Flops? Momentan sehe ich im ChipScope nur Mist ankommen!
Gast
#1972387
Dazu sei noch gesagt, dass die seriellen Daten im Spartan-II noch ordentlich aussehen..
Gast
#1972586
Gast
#1972597
Gast
#1972725
Ok danke, das lese ich mir mal durch
Gast
#1972900
In den Berichten ist die Rede von verschiedenen Clocks. Ich habe nun eine Clock, die aus dem DCM im FPGA1 zu einer Clock-DLL in FPGA2 geleitet wird. Von dort aus wird sie wiederum zu FPGA1 zurückgeführt. Liegt hier jetzt, trotz der Nutzung nur einer Clock-Quelle, ein Taktdomänen-Übergang vor? Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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