Hallo, ich habe in einem Projekt 2 Block Memory durch das Block Memory Generator generiert. In der Synthese fehlt aber der Beschreibung diese Speicher. wieviel BRAM ein Speicher verbraucht hat von die Ressourcen des Virtex-5. Gruß
Die mit CoreGenerator erstellten Module werden von der VHDL-Synthese nur als "Black Boxes" gesehen, von der die Synthese nur die Schnittstelle (Ports) kennt, aber nicht was drinnen ist. Die Synthese kann also nicht wissen, wie groß das BRAM drinnen ist. Erst beim Place & Route wird das generierte BRAM Modul "dazugelinkt".
du hast ja recht und es klappt jetzt. Danke
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