assign syntax problem

[reset (Gast)]

hallo,
kann mir jemand beim Entziffern folgenden Syntax helfen? Ich bin 
manchmal über die Erklärungsweise der Autoren erstaunt, wie blumig sie 
etwas beschreiben, was kein A.... versteht und was man eigentlich mit 
zwei Worten beschreiben kann.

assign fifo_re_out = (fifo_re & !fifo_empty);

Danke.

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

Das dürfte fast das einfachste Verilog Statement sein, das es gibt. Das 
kapiere sogar ich als VHDLer... ;-)

Mit assign werden kombinatorische Zuweisungen deklariert.
assign fifo_re_out = (fifo_re & !fifo_empty);
       a           =   b     and not c;

Was auch immer fifo_re ist (fifo reAD oder reADY?),
da steht natürlichsprachig umgesetzt:
wenn fifo_re=1 und fifo_empty=0
dann  fifo_re_out=1
sonst fifo_re_out=0

[reset (Gast)]

Danke Lothar, du bist ein wahrer Freund! :-)

Ich habe deine Erklärung sofort verstanden.
Wieso schreibt man nicht die Bücher so knapp und verständlich.
Das Leben würde dadurch viel einfacher.