assign syntax problem

Das dürfte fast das einfachste Verilog Statement sein, das es gibt. Das 
kapiere sogar ich als VHDLer... ;-)

Mit assign werden kombinatorische Zuweisungen deklariert.
assign fifo_re_out = (fifo_re & !fifo_empty);
       a           =   b     and not c;

Was auch immer fifo_re ist (fifo reAD oder reADY?),
da steht natürlichsprachig umgesetzt:
wenn fifo_re=1 und fifo_empty=0
dann  fifo_re_out=1
sonst fifo_re_out=0