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Forum: FPGA, VHDL & Co. ucf, fallweise Synthese


Autor: Duke Scarring (Gast)
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Hi folks!

Falls man in seinem Xilinx-Projekt verschiedene IP-Blöck z.B. per 
if-generate wahlweise mit synthetisieren möchte, bzw. eben auch nicht.
Fall man IP-Blöcke/entitys ausläßt, beschwert sich ngdbuild mit
ERROR:ConstraintSystem:59
über die nun überflüssigen Constraints.

Fragen:
Kann man die Fehler in Warnungen umwandeln?
Oder kann man die Constraints irgendwie als optional markieren?
Ich weiß, der GNU-Preprozessor wäre eine Variante, aber da müßte ich 
ganz schön an meinem Workflow rumschrauben.
Wie handelt Ihr das?

Duke

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