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Forum: FPGA, VHDL & Co. Xilinx, EDK 6.2, Synthesis,


Autor: Amir (Gast)
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Hallo,
Ich studiere an der Mälardalen Universität in Schweden. Ich versuche
eine Komponente zu importieren mit ”import peripheral wizard".
Die Komponente, die wir haben, heisst udp_ip. Anstelle des Quellencodes
haben wir 2 oder 3 netlists. Wenn wir jetzt unsere Komponente in
User_Logich.vhd hinzugeben, ergibt sich dieses Error:

--Wir sind uns sicher, dass der entity- Name in der netlist,  udp_ip
heisst.
-  Dieser code steht dann  uber der  Komponenten-declaration:
For udpip: udp_ip Use Entity udp_ip(rtl);-- wir sind uns sicher, dass
der
Rtl richtig ist.

Das Error das auftritt ist folgendes:
Line 237: rtl is not an architecture body for udp_ip in library
udp_ip_v1_00_a

 Wenn wir nicht "For udpip: udp_ip Use Entity udp_ip(rtl);" haben,
dann ergibt sich folgendes Error:
No default binding for component <udp_ip>
Ports<clk,.....,udp_max_length> are
not on the entity..

Wenn wir folgendes ( am unteren Ende des User_Logic.vhd) hinzugeben :

Configuration udp_ip_cfg of udp_ip is
for rtl
for all:udp_ip
Use Entity work.udp_ip(rtl);
end for;
end for;
end Configuration;

this error occur:
Entity udp_ip does not exist.
Undefined symbol 'udp_ip'
rtl is not an architecture body for udp_ip in library work.


meine frage ist jetzt, was kann ich jetzt besser machen damit ich diese
fehler vermeide und mit der compilation abschliesse?

Autor: OTobias (Gast)
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Schätze mal diese Komponente ist eine Makrodatei mit der Endung sdf oder
ähnliches.
Diese Datei muss in  das Verzeichniss deines Projektordner kopiert
werden vielleicht ist der Fehler damit schon behoben. Andere
Möglichkeit
entity in der RTL stimmt nicht  mit deiner angegebenen überein.
Ansonsten läßt die Fehlermeldung schon vermuten dass irgendwas mit der
entity nicht stimmt

No default binding for component <udp_ip>
Ports<clk,.....,udp_max_length> are
not on the entity..

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