Forum: FPGA, VHDL & Co. Xilinx MIG : DQS[0][1] vom MIG aber DQS und UDQ am RAM


Xilinx MIG : DQS[0][1] vom MIG aber DQS und UDQ am RAM
von Marko (Gast)

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Hallo, ich habe mit dem MIG von Xilinx ein Interface für einen DDR3 RAM 
erzeugt.
Der MIG Erzeugt mir folgende Ports wo ich nicht ganz sicher bin wo was 
dran gehört:

"ddr3_dqs_p[0]"
"ddr3_dqs_n[0]"
"ddr3_dqs_p[1]"
"ddr3_dqs_n[1]"
"ddr3_dm[0]"
"ddr3_dm[1]"

Am RAM habe ich alle anderen Pins entsprechend dem UCF belegt. Die 
verbleibenden 6 Pins sind:

UDQS_p
UDQS_n
LDQS_p
LDQS_n

LDM
UDM

Ich gehe mal stark davon aus, dass U und L für 0 und 1 stehen. Aber in 
welcher Reihenfolge?

Ich nutze diesen Speicher:

http://de.farnell.com/micron/mt41j64m16jt-15e/sdram-ddr3-1gbit-96fbga/dp/2253736?Ntt=MT41J64M16

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Re: Xilinx MIG : DQS[0][1] vom MIG aber DQS und UDQ am RAM
von Grendel (Gast)

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U = Upper
L = Lower

(glaube ich, hab das schon lange nicht mehr angeschaut)

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Re: Xilinx MIG : DQS[0][1] vom MIG aber DQS und UDQ am RAM
von Marko (Gast)

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OK, klingt logisch ;)

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Re: Xilinx MIG : DQS[0][1] vom MIG aber DQS und UDQ am RAM
von Duke Scarring (Gast)

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Um es nochmal eindeutig zu machen:
1
ddr3_dqs_p[0]  = LDQS_p

2
ddr3_dqs_n[0]  = LDQS_n

3
4
ddr3_dqs_p[1]  = UDQS_p

5
ddr3_dqs_n[1]  = UDQS_n

6
7
ddr3_dm[0]     = LDM

8
ddr3_dm[1]     = UDM


Duke

  


  




  

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