freier USB IP-Core

Das hier könnte Dich interessieren:

http://www.opencores.com/projects.cgi/web/usb1_funct/overview

Ich bin auch auf der Suche und stelle noch den Anspruch das er in VHDL
sein sollte. Der bei Opencores ist in Verilog und davon hab ich nun gar
keine Ahnung.
Hat jemand sowas vielleicht in seiner Diplomarbeit gebaut, wäre auch
bereit da ein wenig Geld dafür auszugeben.
Da es ein Hobbyproject ist, sind meine Mittel da auch begrenzt, sonst
würde ich einen fertigen Core kaufen...

>Ich bin auch auf der Suche und stelle noch den Anspruch das er in VHDL
>sein sollte. Der bei Opencores ist in Verilog und davon hab ich nun
gar
>keine Ahnung.

Wieso muss der in VHDL sein?
Du kannst ihn doch in VHDL als Komponente instanzieren.

Xilinx ISE (Webpack) kann in einem Projekt gleichzeitig VHDL und
Verilog.

Aber die freie Version von ModelSim nicht...

>Aber die freie Version von ModelSim nicht...

Den USB-Core brauchst Du ja auch gar nicht simulieren, der ist ja
bereits getestet...