Gast
#251820
Hallo FPGA-User Du kannst dich sicherlich noch an den IIR 1st order erinnern. Habe das Teil jetzt mit 5 Hz simuliert. Der Eingans-Sinus mit der Periodendauer von 200ms ist auch am Ausgang sichtbar - aber natürlich deutlich schwächer. Gut so! Frage: Der Sinus am Ausgang ist im Gegensatz zum Sinus am Eingang um 50ms verschoben. Kann man das mathematisch nachvollziehen? Gruss, Thomas