Hallo Leute, ich programmiere einen CPLD. Er soll die Daten vom Parallelport des PCs zu einer ISA-Karte leiten und zurück. Es wird nur ein 8bit Datenwort transportiert. 1.)Wie bekomme ich im Code hin, dass nach Anlegen von 'Z' die Daten an d_isa eingelesen und zu a_lpt geleitet werden? 2.) Wie simuliere ich das in einer .vwf? 3.) Wie programmiere ich in VHDL möglichst einfach aber synthetisierbar eine Verzögerung eines Signals um z.B. 1 µs? (clk ist 8 MHz) Ich danke Euch schon im voraus. Grüße John
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