Xilinx webpack TopLevel Problem

Daniel Gast #252890
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Hallo zusammen,

habe eine (eigentlich) leichte Frage. Und zwar will ich innerhalb
meines TOP-LEVEl VHDL Design ein "Unter-" VHDL-Modul erzeugen,
welches ich mittels component ins Top Level Design einbinden will.
Jedes mal wenn ich create new source innerhalb des TOP Level Modules
auswähle, wird jedoch ein neues TOPLEVEL Modul mit seiner eigenen
Baumstruktur erzeugt. Was mache ich da falsch? Im Tutorial habe ich
gesehen das es geht - aber wie? Oder verstehe ich da grundlegend etwas
falsch?

Grüße Daniel
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Daniel Gast #252891
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habe nochmal einige tutorials studiert und komme noch immer nicht
weiter. Wiso kann ich meinem TOP-Level VHDL Modul keine
?untergeordneten Macros zuweisen? Im Tutorial sind diese (Processe)
schon irgendwie vordefiniert. Wenn ich Sie lösche erscheint ein rotes
Fragezeichen und ich kann diesen Eintrag mit neuem Code füllen. Aber
ich kann kein neues VHDL Modul innerhalb des toplevel erzeugen.
Könnte mir jmd. sagen was ich falsch mache oder mir mal ein komplettes
Projekt zur verfügung stellen, woraus ich schlauer werde?
Danke Daniel
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