'wait for'-Befehl wird nicht unterstützt

liegt vermutlich am "generate" vor dem process,
lass das mal weg oder nimm eine andere Bezeichnung,
generate ist ja reserviert in VHDL

1

after 5ms,'0' after 7ms;

2

     wait for 10ms;

lässt sich nun mal nicht synthetisieren, das ist der Grund.

Uups,
ich lese erst grad als Stimulus...also zum simulieren...dann liegt es
wohl nur an dem generate, simulieren müsste es sich ja lassen dann...

Hallo!
Das "generate" war nur ein dummes Beispiel, Prozess heißt eher
"count" oder "display" oder so.
Trotzdem kommt schon bei der Syntax-Prüfung der Fehler
" wait for not supported" und ich habe keine Ahnung warum.
Na ja, muss ich halt weiter probieren.

Grüße
Norman

Hallo Norman,

warte mal, nochmal ganz von vorn:
welches Tool liefert die Fehlermeldung ?
Vom Simulator dürfte sie nicht kommen, also der
ModelSim kann mit wait for ... sehr gut umgehen :-)

Für die Synthese solltest Du das File eigentlich
nicht benötigen, Du willst ja nur einen Clock für die
Simulation, wenn ich es richtig verstanden habe.

Es ist übrigens KEIN Syntax-Fehler, die Syntax im obigen
Bsp. ist m.E. OK.
Welcher Vorgang ist bei Dir die "Fehlerprüfung" ?

wie T.M. schon sagte, wait ist nicht synthetisierbar. Free ISE Web Pack
7.1 ist Synthese. In Modelsim sollte es klappen, das simuliert.
Ansonsten ist der Fehler woanders.

Viele Grüße
Olaf

Hallo nochmal!

Stimmt, die Fehlermeldung kommt nicht vom Simulator sondern vom
Project Navigator wenn ich "Check Syntax" auswähle. Warum weiß
ich allerdings nicht, da der Code meiner Meinung nach o.K. ist.
Den Simulator habe ich allerdings nicht versucht zu starten. Dürfte
aber auch nicht funktionieren, oder? Werde es heute abend trotzdem
mal ausprobieren.

Gruß Norman

Hallo, ich habe das selbe Problem.
wenn Du in der Zwischenzeit eine Lösung gefunden hast, währe es sehr
Nett, wenn Du mir weiterhelfen könntest.