Forum: FPGA, VHDL & Co. Timing Constraints Xilinx


Timing Constraints Xilinx
von Martin O. (ossi-2)

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Bin, was FPGAs angeht, noch Neuling. Ich will nun
bei einem Design prüfen, ob die Logik schnell genug
für den Takt ist. Hat jemand evtl. ein Beispiel,
wie man sowas macht (Verilog Design plus XDC Constraint)?

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Re: Timing Constraints Xilinx
von genervt (Gast)

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Du suchst etwas in der art?

http://www.xilinx.com/support/documentation/sw_manuals/xilinx11/ug612.pdf

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