Vivado-Constraints <-> ISE-Constraints

[FPGA-Ingenieur (Gast)]

Kann Vivado bei dem Import von Projekten die vorhandenen constraints aus 
dem ISE Design übernehmen? Ich mache die Beobachtung dass das nicht der 
Fall ist, bzw er zu anderen Ergebnissen gelangt, je nachdem ob er 
portiert oder es neu machen lässt.

Ich beziehe mich auf den Constraints-Wizzard, der die resultierenden 
Werte aus den Delays zusammenbaut.

[VHDL hotline (Gast)]

Laut UG911, Seite 24, kannst du die meisten ucf constraints mit (ISE) 
PlanAhead nach Vivado xdc wandeln.

[FPGA-Ingenieur (Gast)]

VHDL hotline schrieb im Beitrag #4344122:
> die meisten

Das ist wohl das entscheidende Wort.