Ein Wandler läuft sehr gut mit der linken Platine (die
Durchkontaktierungen unten von links nach rechts: +3.3V und DGND (hier
kommt die Versorgung an), AGND (hier geht es weiter zur
Analogelektronik)). Alle Pads sind für Abblock-Kondensatoren (6 Stück).
Ich hab hier die Designregeln befolgt, daß Masseleitungen nicht durch
andere Masseleitungen laufen sollen (deswegen das Sterndesign), und daß
erst die Versorgung kommen soll, dann der Kondensator und dann der
IC-Pin.
Nun frage ich mich, ob eine anders designte Masse besser wäre.
Lösung 2) Bei der mittleren Lösung hätte ich eine große Masse außen
herum, deren Größe ich hier nur angedeutet habe, im Prinzip der gesamte
Rest der Platine, aber eben der kürzeste Weg durch die Massefläche ist
so gezeichnet, wie er wirklich werden würde.
Lösung 3) Hier die Designregel "große Massefläche unter dem Wandler",
allerdings wird nun obige Designregel verletzt, denn erst kommt die
Versorgung, dann der Pin und erst dann der Kondensator.
Ich möchte nicht alle beiden Varianten als 2. Prototypen testen, sondern
mal Eure Meinung dazu hören. Vielleicht kann ich mir die Arbeit etwas
einfacher machen?
@Max, wenn Variante #3 nichts bringt, dann ist vielleicht eine
Kombination aus #2 und #3 am besten?
Soweit ich es verstanden habe, sind bei Wandlern die Masseanschlüsse
ohnehin intern verbunden und es geht vor allem darum, daß die
Blockkondensatoren möglichst nahe an jeweils beiden Pins sind (die ja
normalerweise ohnehin schon vom Chipdesigner so gepaart wurden, daß es
offensichtlich wird, wie der jeweilige Kondensator liegen soll).
Generell gefällt mir die Sternpunktvariante am besten. Wichtig ist, dass
der Digitaldreck von DGND nicht in den AGND streuen kann (Entsprechendes
gilt auch für AVCC/DVCC), bei 24 Bit hörst du jeden FET einzeln husten.
Die Massefläche unter dem Baustein dient dazu, ihm selbst eine ruhige
Masse zu verschaffen. DGND sollte m.E. deswegen von dort eher
weggehalten werden.
Just my 2ct. So rauscharm musste ich noch nie designen, ich übergebe
deswegen an die Profis.
Max
Die Frage bezieht sich fast auf die gesamte Audio-Wandler-Welt von
Cirrus Logic wie auch TI, ist also prinzipieller Natur.
Das Problem an Vias, so wie ich es bisher gelesen habe, ist ja, daß sie
ein Nadelöhr (sic!) darstellen (höherer Widerstand und höhere
Induktivität als eine Leiterbahn gleicher Länge), für Masse nicht
wirklich das Beste, wenns um das 17. oder 18. Bit geht.
Hättest Du einen Vorschlag, wie das die Probleme löst, ohne Designregeln
zu verletzen?
Was sagt der Hersteller? Bei solchen Chips gibt es in der Regel
Layoutvorschläge, eventuell auch als App-Note Alternativ bei
vergleichbaren Herstellern nach Musterdesigns suchen ...
Da hab ich mir schon einen Wolf gesucht und auch 100te Varianten
gefunden. Mein Entwurf links oben (Stern) kam allerdings nicht ein
einziges Mal vor.
Das verteilt sich eher in Richtung der anderen drei Entwürfe, wobei der
letzte Entwurf gefühlt etwas häufiger war.
Auch die Entwicklerboards, die es ja manchmal gibt, scheinen nicht mal
die eigenen Application Notes zu berücksichtigen. Wissen da die
Layoutmacher doch noch ein bischen mehr als die Chip-Ingenieure?!
Mich hätte halt gerne das genaue Bauteil interessiert, da ich so dann
auch die genaue Pinbelegung übersichtlich grafisch dargestellt gehabt
hätte.
Du könntest den Sternpunkt z.B. schon viel früher an der
Spannungsversorgung legen und von dort aus DGND und AGND als Plane
führen. Beide Planes kannst du großflächig ausführen und das
Störpotential von der digitalen Seite auf die analoge Seite würde
dadurch minimiert.
In App Notes hatte ich vor mehreren Jahren folgende Vorschläge gefunden:
- AGND Plane und DGND Plane nur über dünne Leitungen verbinden, am
besten mit mehreren davon
- DGND Plane und AGND Plane über eine 90° geführte Plane verbinden
- Man kann auch eine gemeinsame Plane auf dem 2ten Layer ziehen, solange
sich analoge und digitale Signale nicht kreuzen. Wenn man auf Nummer
sicher gehen will, kann man zusätzlich noch beide Teilplanes auftrennen
und wie vorher vorgeschlagen über mehrere dünne Leitungen verbinden.
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