Gast
#297228
Kann mir jemand helfen, dieses Beispiel von ABEL nach VHDL zu übersetzen? Beispiel: http://home.arcor.de/asterix.der.gallier/abel.png Danke, Ferdl
Gast
#297229
entity vergleich is
port (
eina : in std_logic_vector(3 downto 0);
einb : in std_logic_vector(3 downto 0);
groesser : out std_logic;
gleich : out std_logic;
kleiner : out std_logic
);
end;
architecture behave of vergleich is
begin
groesser <= '1' when eina > einb else '0';
gleich <= '1' when eina = einb else '0';
kleiner <= '1' when eina < einb else '0',
end;
Das müsste so ungefähr hinkommen (ohne es compiliert zu haben)
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