Forum: Platinen Eagle: Vias von 1-16 und Problem mit Innenpolygon


Announcement: there is an English version of this forum on EmbDev.net. Posts you create there will be displayed on Mikrocontroller.net and EmbDev.net.
von Sarah (Gast)


Angehängte Dateien:

Bewertung
0 lesenswert
nicht lesenswert
Hi,
das Problem ist eigentlich ganz gut im Bild sichtbar. Zu sehen sind:
Layer 1
Layer 2 (GND)
Vias
Die Vias gehen vom Top (1) auf Bottom (16), aber die Freistellung in der 
Innenlage (2) ist IMO ziemlich groß und ich möchte keine so großen 
Lücken im GND-Layer haben. Ich hab schon probiert das Problem im DRC zu 
lösen, aber hab da wohl noch nicht die richtigen Settings gefunden.
Das Bauteil ist ein BGA256 mit 1mm Pitch, die Bohrungen haben 0,15mm.
Ideen?
:-) Sarah

Antwort schreiben

Die Angabe einer E-Mail-Adresse ist freiwillig. Wenn Sie automatisch per E-Mail über Antworten auf Ihren Beitrag informiert werden möchten, melden Sie sich bitte an.

Wichtige Regeln - erst lesen, dann posten!

  • Groß- und Kleinschreibung verwenden
  • Längeren Sourcecode nicht im Text einfügen, sondern als Dateianhang

Formatierung (mehr Informationen...)

  • [c]C-Code[/c]
  • [code]Code in anderen Sprachen, ASCII-Zeichnungen[/code]
  • [math]Formel in LaTeX-Syntax[/math]
  • [[Titel]] - Link zu Artikel
  • Verweis auf anderen Beitrag einfügen: Rechtsklick auf Beitragstitel,
    "Adresse kopieren", und in den Text einfügen




Bild automatisch verkleinern, falls nötig
Bitte das JPG-Format nur für Fotos und Scans verwenden!
Zeichnungen und Screenshots im PNG- oder
GIF-Format hochladen. Siehe Bildformate.
Hinweis: der ursprüngliche Beitrag ist mehr als 6 Monate alt.
Bitte hier nur auf die ursprüngliche Frage antworten,
für neue Fragen einen neuen Beitrag erstellen.

Mit dem Abschicken bestätigst du, die Nutzungsbedingungen anzuerkennen.