Eagle: Vias von 1-16 und Problem mit Innenpolygon

Hi,
das Problem ist eigentlich ganz gut im Bild sichtbar. Zu sehen sind:
Layer 1
Layer 2 (GND)
Vias
Die Vias gehen vom Top (1) auf Bottom (16), aber die Freistellung in der 
Innenlage (2) ist IMO ziemlich groß und ich möchte keine so großen 
Lücken im GND-Layer haben. Ich hab schon probiert das Problem im DRC zu 
lösen, aber hab da wohl noch nicht die richtigen Settings gefunden.
Das Bauteil ist ein BGA256 mit 1mm Pitch, die Bohrungen haben 0,15mm.
Ideen?
:-) Sarah