Vivado 16.2 Clock Constraits bei PLL

[Don Diego (Gast)]

Hi,
könnt ihr mir helfen? Ich versuche verzweifelt ein Vivado Design mit IP 
Integrator hin zu bekommen. Habe ein vhdl Modul was einfach eine 
HelloWorld Led toggelt und dazu nun mit dem IP integrator eine PLL 
gepackt.

Ich bekomme aber immer critical Warnings wegen der Clock. Vermutlich 
verstehe ich einfach nicht, wie ich eine clock korrekt einrichte und mit 
get_ports benutze.
Reicht es bei einem 100 MHz Oszillator den Pin als Takt zu constrainen 
und wo kommen diese Warnings her? Hardware habe ich (noch) nicht.

Mein xdc


set_property -dict { PACKAGE_PIN E3    IOSTANDARD LVCMOS33 } [get_ports 
{ sys_clock }]; #IO_L12P_T1_MRCC_35 Sch=gclk[100]
create_clock -add -name clk_in1 -period 10.00 -waveform {0 5} [get_ports 
{sys_clock}];


set_property -dict { PACKAGE_PIN H5    IOSTANDARD LVCMOS33 } [get_ports 
{ osl_led }]; #IO_L24N_T3_35 Sch=led[4]


Ich würde mich sehr über einen Anschub freuen!

[Klakx (Gast)]

Dein Block Design ist nicht aktiv. Deshalb wird das nicht in der 
Synthese gefunden.

[Don Diego (Gast)]

Wie kann ich denn das Block Design aktivieren? Das wäre total hilfreich.
Auf Rechtsklick habe ich nichts gefunden.

[derLars (Gast)]

Hi,

mach im Fenster "Sources" auf "Top_Design" einen Rechtsklick und dann 
"Set as Top" auswählen.
Wenn du die Synthese laufen lässt, wird immer das als Top definierte 
Design synthetisiert, also das wo die drei Quadrate davor stehen. Das 
ist bei dir jetzt "blink".

Gruß :)